Узлы ЭВМ на основе комбинационной схемотехники
Комбинационная схемотехника получила широкое распространение при реализации таких узлов ЭВМ, как дешифраторы и сумматоры.
Дешифратор представляет собой логическую схему, преобразующую поступающий на ее входы двоичный код в сигнал на одном из выходов. Если разрядность дешифрируемого кода обозначить через л. то число выходов дешифратора должно быть 2n.
В ЭВМ с помощью дешифраторов осуществляются выборка необходимых ячеек запоминающих устройств, расшифровка кодов машинных операций и т.д.
Логика работы дешифратора, имеющего n = 3 входа и 23 = 8 выходов, приведена в табл. 6.5, из которой следует, что каждому набору входных переменных x1, х2, х3 соответствует сигнал "1" только на одном выходе fi дешифратора.
Таблица 6.5
Логика работы дешифратора на три входа
| Входы | Выходы | |||||||||
| x1 | x2 | x3 | f0 | f1 | f2 | f3 | f4 | f5 | f6 | f7 |
| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
140
Логические функции, реализуемые каждым выходом fi дешифратора, можно записать в следующем виде:
Рис. 6.18. Функциональная схема одноступенчатого дешифраторана три входа
Функциональная схема дешифратора, построенного по этим выражениям приведена на рис. 6.18. Такой тип дешифратора по принципу действия является одноступенчатым (однокаскадным). Он обладает достаточно высоким быстродействием, однако при большом числе входов становится неэкономичным с точки зрения аппаратурных затрат.
141
Для дешифрации многоразрядных кодов используются многоступенчатые (каскадные) дешифраторы. На рис. 6.19 в качестве примера показана схема двухступенчатого дешифратора на три входа, в которой в отличие от схемы, приведенной на рис. 6.18, используются не трехвходовые, а более простые двухвходовые элементы И.
Экономичность многоступенчатых дешифраторов существенно возрастает по сравнению с одноступенчатыми схемами с увеличением числа входов.
К числу узлов ЭВМ, реализуемых на основе комбинационной схемотехники, относятся также сумматоры.
Операция суммирования двоичных кодов чисел осуществляется в них поразрядно с использованием одноразрядных суммирующих схем. При этом в каждом разряде выполняется сложение трех двоичных цифр: цифры данного разряда хi первого слагаемого, цифры этого же разряда уi второго слагаемого и цифры переноса Pi из соседнего младшего разряда.
Рис 6.79. Функциональная схема двухступенчатого дешифраторана три входа
142
Иногда такое суммирование разбивают на две аналогичные операции: суммирование двух цифр слагаемых и суммирование полученного результата с переносом из соседнего младшего разряда. Каждая из этих операций выполняется по схеме, называемой полусумматором. В табл. 6.6 приведена логика работы сумматора на два входа. На его выходах образуется сумма Si данного разряда и перенос Pi + 1 в следующий старший разряд.
Таблица 6.6
Логика работы сумматора на два входа
| xi | yi | Si | Pi + 1 |
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Si = xi & yi ? xi & уi; Рi + 1 = хi & уi.
Преобразуем выражение для суммы Si к виду:
Si = хi & yi ? xi & уi = хi & yi ? xi & yi ? xi & xi ? yi & уi = xi & (xi ? yi) ? yi & (xi ? yi) = (xi ? yi) & (xi ? yi) = (xi ? yi) & xi & yi.
На рис. 6.20 приведена построенная по этим выражениям функциональная схема полусумматора и его условное обозначение.
Рис. 6.20. Функциональная схема (а) и условное обозначение(б) полусумматора
Логика работы одноразрядного сумматора на три входа или полного сумматора приведена в табл. 6.7, где xi, yi - суммируемые двоичные цифры
143
в i - м разряде, Рi - перенос из младшего разряда, Si - образующаяся сумма в данном разряде, Pi + 1 - перенос в соседний старший разряд.
Таблица 6.7
Логика работы сумматора на три входа
| xi | yi | Pi | Si | Pi + 1 |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
Si = хi & уi & Рi ? xi & yi & Pi ? xi & уi & Рi ? xi & yi & Pi; Рi + 1 = xi & уi & Рi ? xi & уi & Рi ? хi & уi & Pi ? xi & yi & Pi.
По этим выражениям также можно составить функциональную схему комбинационного сумматора с использованием соответствующих логических элементов. Однако вначале следует эти выражения преобразовать так, чтобы в формулах для S; и pj + i были по возможности одинаковые члены, что естественно сократит количество необходимых элементов. Один из вариантов такого преобразования дает следующие выражения:
Si = xi & yi & Pi ? (xi ? yi ? Pi) & (xi & yi ? xi & Pi ? yi & Pi); Pi + 1 = xi & yi ? xi & Pi ? yi & Pi,
которым соответствует функциональная схема сумматора, приведенная на рис. 6.21.
Комбинационный сумматор можно также реализовать с использованием двух полусумматоров и логического элемента ИЛИ, как показано на рис. 6.22.
144
Рис. 6.21. Функциональная схема (а) и условное обозначение(б) одноразрядного комбинационного сумматора
Рис. 6. 22. Функциональная схема комбинационного сумматора,состоящего из двух полусумматоров
145
Рис. 6.23. Функциональная схема сумматора последовательного действия
Суммирование многоразрядных кодов осуществляется с помощью одноразрядных сумматоров. При этом в зависимости от характера ввода - вывода кодов и организации переносов многоразрядные сумматоры бывают последовательного и параллельного принципа действия.
В последовательном сумматоре (рис. 6.23) сложение кодов осуществляется поразрядно, начиная с младшего разряда, с помощью комбинационного сумматора на три входа. Образующийся в данном разряде перенос Рi + 1 задерживается на время tзд и поступает на вход Рi сумматора в момент поступления следующего разряда слагаемых. Таким образом, последовательно разряд за разрядом производится сложение кодов чисел. Достоинством последовательного сумматора является простота аппаратурной реализации, а недостатком - достаточно большое время суммирования.
В параллельном сумматоре (рис. 6.24) достигается более высокое быстродействие. Суммируемые коды поступают на входы сумматора одновременно по всем разрядам. Для этого в каждом разряде используется комбинационный сумматор на три входа, на выходах которого образуется значение суммы Si данного разряда и переноса Рi + 1 в старший разряд.
В процессе распространения сигнала переноса устанавливается окончательное значение суммы в каждом разряде. Очевидно, что в течение этого времени на входах сумматора присутствуют сигналы хi, уi, соответствующие суммируемым кодам. Максимальное по времени суммирование получается в том случае, когда перенос, возникший в первом разряде, распространяется по всем разрядам (например, при сложении кодов 11...11 и 00...01). В параллельных сумматорах обычно применяются различные способы ускорения переноса (параллельный перенос, групповой и т.п.).
146
Рис. 6.24. Функциональная схема параллельногокомбинационного сумматора
147
140 :: 141 :: 142 :: 143 :: 144 :: 145 :: 146 :: 147 :: Содержание
